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IDT82V3285A
WAN PLL
Programming Information
110
August 7, 2009
PHASE_LOSS_FINE_LIMIT_CNFG - Phase Loss Fine Detector Limit Configuration *
Address: 5BH
Type: Read / Write
Default Value: 10XXX010
Bit
Name
Description
7
FINE_PH_LOS_LIMT_EN
This bit controls whether the occurrence of the fine phase loss will result in the T0/T4 DPLL being unlocked.
0: Disabled.
1: Enabled. (default)
6
FAST_LOS_SW
The value in this bit can be switched only when it is available for T0 path; this bit is always ‘1’ when it is available for T4
path.
This bit controls whether the occurrence of the fast loss will result in the T0/T4 DPLL being unlocked.
0: Does not result in the T0 DPLL being unlocked. T0 DPLL will enter Temp-Holdover mode automatically. (default)
1: Results in the T0/T4 DPLL being unlocked. For T0 path, T0 DPLL will enter Lost-Phase mode if the T0 DPLL operat-
ing mode is switched automatically.
5 - 3
-
Reserved.
2 - 0
PH_LOS_FINE_LIMT[2:0]
These bits set a fine phase limit.
000: 0.
001: ± (45 ° ~ 90 °).
010: ± (90 ° ~ 180 °). (default)
011: ± (180 ° ~ 360 °).
100: ± (20 ns ~ 25 ns).
101: ± (60 ns ~ 65 ns).
110: ± (120 ns ~ 125 ns).
111: ± (950 ns ~ 955 ns).
7
6
5
4
3
210
FINE_PH_LOS_
LIMT_EN
FAST_LOS_SW
-
PH_LOS_FINE
_LIMT2
PH_LOS_FINE
_LIMT1
PH_LOS_FINE
_LIMT0
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